Vorwort	6
	Inhaltsverzeichnis	8
	1 Feldprogrammierbare Bausteine: eine Einführung	12
	1.1 Entwicklung der feldprogrammierbaren Logikbausteine	13
	1.2 Grundlegendes	14
	1.3 Logische Programmierung	18
	1.4 Speicherelemente	20
	1.5 Programmiermodell für Schaltwerke	22
	1.6 Ein- und Ausgangsblöcke	24
	1.7 Physikalische Programmierung	26
	1.8 Programmierabläufe	30
	1.9 Testbarkeit	31
	2 High-Density PLDs (HDPLDs)	35
	2.1 Industriestandard PAL/ GAL22V10	36
	2.2 Architekturen hochdichter PLDs	39
	2.3 Konkrete Optimierungsziele	41
	2.4 PLD- Klassen	42
	2.5 HDPLDs in der Praxis	43
	3 Anschlussnormen und Modelle für PLDs	45
	3.1 Blockmodelle	46
	3.2 Routingmodelle	48
	3.3 Input- Output- Modelle	52
	3.4 Timingmodelle	55
	3.5 Verlustleistungsmodell	58
	3.6 Elektrische Anschlussnormen	59
	4 Entwurfsumgebungen für PLDs	61
	4.1 Vergleich der Entwurfsprozesse für Mikroprozessoren und PLDs	61
	4.2 Hardwareunabhängige Übersetzung	63
	4.3 Hardwareabhängige Übersetzung	64
	4.4 Entwicklungssysteme	66
	5 Complex Programmable Logic Devices (CPLDs)	68
	5.1 Altera MAX7000	69
	5.1.1 Architektur	69
	5.1.2 Elektrische Eigenschaften	70
	5.1.3 Varianten	71
	5.1.4 Technologische Weiterentwicklung	72
	5.2 Cypress Ultra37k	73
	5.2.1 Architektur	73
	5.2.2 Elektrische Eigenschaften	74
	5.2.3 Varianten	75
	5.3 Cypress Delta39k	76
	5.3.1 Architektur	76
	5.3.2 Elektrische Eigenschaften	78
	5.3.3 Varianten	79
	5.4 Lattice ispLSI1000/2000	81
	5.4.1 Architektur	82
	5.4.2 Elektrische Eigenschaften	83
	5.4.3 Varianten	85
	5.5 Lattice ispLSI5000	86
	5.5.1 Architektur	86
	5.5.2 Elektrische Eigenschaften	87
	5.5.3 Varianten	88
	5.6 Lattice ispLSI8000	89
	5.6.1 Architektur	89
	5.6.2 Elektrische Eigenschaften	91
	5.6.3 Varianten	92
	5.7 Lattice MACH4A	93
	5.7.1 Architektur	93
	5.7.2 Elektrische Eigenschaften	94
	5.7.3 Varianten	95
	5.8 Xilinx XC9500	97
	5.8.1 Architektur	97
	5.8.2 Elektrische Eigenschaften	98
	5.8.3 Varianten	99
	5.9 Xilinx XPL3 CoolRunner	100
	5.9.1 Architektur	100
	5.9.2 Elektrische Eigenschaften	101
	5.9.3 Varianten	103
	6 Field-Programmable Gate Arrays ( FPGA)	104
	6.1 Actel- SX- Familie	104
	6.1.1 Architektur	104
	6.1.2 Elektrische Eigenschaften	106
	6.1.3 Varianten	107
	6.2 Actel ProASIC 500k	108
	6.2.1 Architektur	108
	6.2.2 Elektrische Eigenschaften	110
	6.2.3 Varianten	111
	6.3 Altera FLEX 10k/ 10ke	112
	6.3.1 Architektur	112
	6.3.2 Elektrische Eigenschaften	115
	6.3.3 Varianten	116
	6.4 Altera APEX 20k/ 20ke/ 20kc	118
	6.4.1 Architektur	118
	6.4.2 Elektrische Eigenschaften	121
	6.4.3 Varianten	122
	6.4.4 Integrierte und ladbare Prozessorkerne	124
	6.5 Altera APEX II	125
	6.5.1 Architektur	125
	6.5.2 Elektrische Eigenschaften	125
	6.5.3 Varianten	127
	6.5.4 Spezialitäten	127
	6.6 Atmel AT40k	128
	6.6.1 Architektur	128
	6.6.2 Elektrische Eigenschaften	130
	6.6.3 Varianten	131
	6.7 Atmel AT94k	131
	6.7.1 Architektur	132
	6.7.2 Varianten	133
	6.8 QuickLogic pASIC3	133
	6.8.1 Architektur	133
	6.8.2 Elektrische Eigenschaften	136
	6.8.3 Varianten	137
	6.9 QuickLogic QuickDSP	137
	6.9.1 Architektur	137
	6.9.2 Elektrische Eigenschaften	139
	6.9.3 Varianten	140
	6.9.4 Weitere Familie von QuickLogic	142
	6.10 Xilinx- Spartan- Familie	142
	6.10.1 Architektur	142
	6.10.2 Elektrische Eigenschaften	145
	6.10.3 Varianten	146
	6.11 Xilinx- Spartan- II- Familie	147
	6.11.1 Architektur	147
	6.11.2 Elektrische Eigenschaften	149
	6.11.3 Varianten	150
	6.12 Xilinx- Virtex- Familie	151
	6.12.1 Architektur	151
	6.12.2 Elektrische Eigenschaften	153
	6.12.3 Varianten	155
	6.13 Xilinx Virtex- II- Familie	159
	6.13.1 Architektur	159
	6.13.2 Elektrische Eigenschaften	162
	6.13.3 Varianten	163
	7 Programmiermodell für PLDs	165
	7.1 Von-Neumann-Rechnermodell	165
	7.2 Modell der PLDs	166
	7.3 Reconfigurable Computing	168
	7.4 Aktuelle Einsatzmöglichkeiten	169
	7.5 Zusammenfassung und Konsequenzen	170
	Glossar	171
	Quellen- und Literaturverzeichnis	173
	Stichwortverzeichnis	175